Referensi struktur interconneksi
Struktur Interkoneksi
Pengumpulan jalan
yang menghubungkan berbagai modul dari komputer (CPU, memori, I / O) disebut
interkoneksi struktur
Interkoneksi Bus
Sebuah bus adalah
media transmisi bersama
o Harus
hanya bisa digunakan oleh satu perangkat pada satu waktu
o Bila
digunakan untuk menghubungkan komponen komputer utama (CPU, memori, I / O)
adalah ca lled sebuah
sistem bus
Tiga kelompok
fungsional jalur komunikasi
o data
baris (data bus) - memindahkan data antara modul sistem
§
Lebar
merupakan faktor kunci dalam menentukan kinerja sistem secara keseluruhan
o Alamat
garis - sumber menunjuk atau tujuan data pada bus data
§
Lebar
menentukan kapasitas memori maksimum yang mungkin dari sistem
(Mungkin beberapa
dari lebar)
§
Juga
digunakan untuk mengatasi port I / O. Biasanya:
§
high-order
bit pilih modul tertentu
§
lebih
rendah-order bit pilih lokasi memori atau I / O por t dalam
modul
o Kontrol
garis - mengontrol akses ke dan penggunaan data dan saluran alamat.
Kontrol
khas
baris meliputi:
§
Memory
Baca dan Memory Write
§
I
/ O Baca dan I / O Write
§
transfer
ACK
§
Bus
Permintaan dan Grant Bus
§
Interrupt
Request dan Interru pt ACK
§
Jam
§
Atur
ulang
Jika salah satu modul
ingin mengirim data ke yang lain, itu harus:
o Mendapatkan
penggunaan bus
o transfer
data melalui bus
Jika salah satu modul
ingin meminta data dari yang lain, itu harus:
o Mendapatkan
penggunaan bus
o Mentransfer
permintaan ke Dule mo lain atas kontrol dan alamat baris
o Tunggu
modul kedua untuk mengirim data
susunan fisik khas
dari sistem bus
o Sejumlah
konduktor listrik paralel
o Setiap
sistem komponen (biasanya pada satu atau lebih papan) menyentuh beberapa atau
semua
jalur bus (biasanya
dengan konektor slotted)
o Sistem
dapat diperluas dengan menambahkan lebih banyak papan
o Sebuah
komponen yang buruk dapat diganti dengan mengganti papan di mana ia berada
Beberapa Hierarki Bus
Sejumlah besar
perangkat pada bus akan menyebabkan kinerja menderita
o Propagation
delay - waktu yang diperlukan untuk perangkat untuk mengkoordinasikan
penggunaan bus
o bus
dapat menjadi hambatan sebagai agregat permintaan transfer data
mendekati kapasitas
bus (dalam siklus transfer yang tersedia / detik)
Tradisional hirarkis
Bus Arsitektur
o Penggunaan
struktur cache yang insulates CPU dari sering akses ke memori utama
o Main
memori dapat dipindahkan dari bus lokal untuk bus sistem
o antarmuka
Ekspansi bus
§
transfer
data buffer antara sistem bus dan I / O controller pada ekspansi
bis
§
insulates
memori-to-prosesor lalu lintas dari I / O lalu lintas
Pendekatan alternatif untuk beberapa operasi per
siklus tercermin dalam desain set instruksi yang menyerupai microinstructions
horisontal; Pendekatan ini disebut VLIW,
berdiri untuk sangat panjang instruksi kata. Dalam
pendekatan ini, terserah kepada compiler untuk benar-benar menentukan data dan
dependensi sumber daya antara beberapa operasi dan pak mereka dalam kata-kata
instruksi sehingga tidak akan ada konflik selama eksekusi. Hal ini tidak mengherankan bahwa Josh Fisher telah menjadi
pemimpin utama dalam desain komputer VLIW dan penjadwalan jejak telah digunakan
untuk mengoptimalkan program VLIW. Suatu bentuk yang berasal dari VLIW direncanakan untuk set instruksi Intel IA-64. Prinsip-prinsip desain, dipelopori oleh HP serta Intel, secara kolektif disebut EPIC, berdiri untuk komputasi instruksi eksplisit paralel. IA-64 set instruksi akan kelompok tiga instruksi per "bundel" dan memberikan informasi dependensi eksplisit. Informasi dependensi harus ditentukan oleh compiler dan akan digunakan oleh perangkat keras untuk menjadwalkan pelaksanaan instruksi. Oleh karena itu prosesor dirancang sesuai dengan prinsip-prinsip EPIC berdiri di suatu tempat antara superscalar dan VLIW. EPIC juga menyerukan predikasi, suatu teknik yang menggunakan satu set register predikat, yang masing-masing dapat menampung nilai benar atau salah. Daripada mengeksekusi instruksi cabang untuk menerapkan struktur pengendalian if-then-else dalam program, operasi yang terlibat dapat berpredikat (yaitu, dibuat bersyarat) dari yang diberikan predikat mendaftar. Dengan demikian, operasi dari kedua kemudian-jalan dan lain-jalan dapat mengalir melalui pipa tanpa cabang mengganggu, tetapi hanya satu set operasi akan diizinkan untuk menulis kembali hasilnya.
Komentar
Posting Komentar